Die Halbleiterindustrie steht an einem Wendepunkt ihrer technologischen Entwicklung. Führende Chiphersteller bereiten die Serienfertigung für Strukturgrößen von unter zwei Nanometern vor. Da die herkömmliche geometrische Verkleinerung einzelner Transistoren an fundamentale atomare und quantenphysikalische Barrieren stößt, verfolgen die Hersteller eine zweigleisige Vorgehensweise: Einerseits führen sie die extrem ultraviolette Lithografie mit hoher numerischer Apertur (High-NA-EUV) für feinste Schichten auf dem Wafer ein, andererseits erweitern sie fortschrittliche Gehäusetechnologien für modulare Chiplet-Architekturen, um die Rechenleistung moderner Mikroprozessoren weiter zu steigern.

High-NA-EUV: Belichtung im atomaren Maßstab

In den vergangenen sieben Jahren basierte die kommerzielle Massenfertigung moderner Logikchips auf EUV-Scannern mit einer optischen numerischen Apertur von 0,33 bei einer Lichtwellenlänge von 13,5 Nanometern. Beim Übergang zu Strukturbreiten von 2 Nanometern und 1,4 Nanometern stoßen diese Systeme jedoch an ihre optische Auflösungsgrenze. Die Hersteller mussten bislang auf aufwendige und fehlerträchtige Mehrfachbelichtungen zurückgreifen, was die Herstellungskosten pro Wafer in die Höhe trieb und die Ausbeute an fehlerfreien Schaltungen verringerte.

Die neue Generation von High-NA-EUV-Anlagen arbeitet mit einer anamorphotischen Optik und einer vergrößerten numerischen Apertur von 0,55. Da die Vergrößerung in den beiden Achsen unterschiedlich ausfällt (vierfach in der horizontalen und achtfach in der vertikalen Achse), halbiert sich das effektive Belichtungsfeld auf 26 mal 16,5 Millimeter. Damit lassen sich Leiterbahnen mit einer Breite von lediglich acht Nanometern in einem einzigen Belichtungsschritt auf den Fotolack übertragen. Diese Maschinen werden exklusiv von ASML im niederländischen Veldhoven gefertigt, wobei die hochkomplexen Spiegelsysteme von Carl Zeiss in Oberkochen stammen. Ein einziger Scanner wiegt über einhundertfünfzig Tonnen und schlägt mit Anschaffungskosten von mehr als dreihundertfünfzig Millionen Dollar zu Buche. Branchengrößen wie Intel, TSMC und Samsung betreiben erste Pilotanlagen, um Fotolacke, Maskenhalterungen und Positioniergenauigkeiten für den industriellen Dauereinsatz abzustimmen.

Laserphysik der EUV-Quelle und thermische Extrembedingungen

Die Erzeugung des extrem kurzwelligen Lichts erfordert physikalische Präzisionsarbeit. Im Inneren der Strahlungsquelle schießt ein industrieller Kohlendioxid-Hochleistungslaser bis zu fünfzigtausend Mal pro Sekunde auf mikroskopisch kleine Zinntröpfchen, die durch eine Vakuumkammer fallen. Jedes Tröpfchen wird doppelt getroffen: Der erste Laserimpuls verformt das flüssige Metall zu einer flachen Scheibe, der unmittelbar folgende zweite Impuls verdampft das Zinn zu einem glühenden Plasma, das Strahlung der Wellenlänge 13,5 Nanometer aussendet.

Da EUV-Strahlung von fast allen Materialien sowie von normaler Raumluft absorbiert wird, verläuft der gesamte Strahlengang im Hochvakuum. Zur Lichtlenkung dienen Bragg-Spiegel, die aus dutzenden hauchdünnen Schichten aus Molybdän und Silizium aufgebaut sind. Bei einer Apertur von 0,55 müssen die Kollektorspiegel gewaltige Wärmemengen ableiten und gleichzeitig eine Oberflächengenauigkeit im Bereich von Bruchteilen eines Atomdurchmessers wahren. Eine zentrale ingenieurtechnische Aufgabe bleibt die Entwicklung schützender Pellikel-Membranen, die den Wafer vor Staub schützen, für EUV-Licht durchlässig sind und im Dauerbetrieb Temperaturen von weit über eintausend Grad Celsius schadlos überstehen.

Der Vormarsch modularer Chiplets und 2,5D-Integration

Selbst mit der High-NA-Lithografie stößt die Fertigung monolithischer Riesenprozessoren an wirtschaftliche Grenzen. Moderne Chips für künstliche Intelligenz und Höchstleistungsrechner erreichen oft die maximale Belichtungsfläche der Lithografiemasken von rund achthundert Quadratmillimetern. Die Herstellung derart großer Schaltungen auf einem einzigen Siliziumstück führt zu hohen Fehlerraten und untragbaren Produktionskosten.

Als Ausweg setzt sich die Chiplet-Bauweise durch. Statt alle Funktionen auf einem massiven Halbleiterstück zu vereinen, zerlegen Ingenieure das System in funktionale Einzelbausteine: Rechenkerne entstehen auf teuren 2-Nanometer-Wafern, während Ein- und Ausgabesteuerungen auf günstigeren, erprobten Fertigungsknoten hergestellt werden. Gestapelte Speicherelemente mit hoher Bandbreite (High Bandwidth Memory, HBM) werden auf einem Trägersubstrat aus Silizium, dem Interposer, unmittelbar neben den Rechenkernen montiert. Technologien wie CoWoS von TSMC oder EMIB von Intel verbinden diese Einheiten über mikroskopisch feine Kupferkontakte und hybride Direktverbindungen, sodass Datentransferraten und Latenzen denen eines monolithischen Einzelchips in nichts nachstehen.

Wärmeabfuhr und mechanische Belastungen im dreidimensionalen Aufbau

Die enge Zusammenführung mehrerer Hochleistungschips auf engstem Raum wirft erhebliche thermische Probleme auf. Wenn hunderte Milliarden Transistoren auf wenigen Quadratzentimetern gleichzeitig schalten, entstehen punktuelle Wärmeströme von über dreihundert Watt pro Quadratzentimeter. Ohne wirksame Kühlung führen diese thermischen Hotspots zu unterschiedlicher Materialausdehnung, was Mikrorisse in den winzigen Lötverbindungen auslöst und die Funktion des Bausteins zerstört.

Um diesem Hitzestau zu begegnen, setzen Fertiger auf mikrofluidische Direktkühlung auf der Chipoberfläche, Wärmeverteiler aus Diamant-Kupfer-Verbundwerkstoffen und hochentwickelte Isolierschichten, die auch nach tausenden Temperaturwechseln formstabil bleiben. Mit bildgebender Ultraschallmikroskopie und hochauflösender Röntgenanalyse werden die Kontaktstellen in der Fertigungslinie überprüft, bevor die Prozessoren die Fabrik verlassen.

Substratwölbung und die Wirtschaftlichkeit vorgetesteter Bausteine

Beim Zusammenbau modularer Systeme gilt das Prinzip des Known-Good-Die: Nur makellos funktionierende Einzelchips dürfen auf dem gemeinsamen Interposer verlötet werden. Weist ein einziges Chiplet einen Defekt auf, muss das gesamte, tausende Dollar teure Modul verworfen werden. Hersteller prüfen die ungesägten Wafer daher mit hochfrequenten Prüfkarten auf Herz und Nieren.

Zudem führen abweichende Wärmeausdehnungskoeffizienten zwischen Silizium, organischen Trägerplatten und Vergussmassen während des Lötvorgangs zu mechanischen Wölbungen. Um die planare Ebenheit über Substrate hinweg zu sichern, die das Dreifache eines normalen Belichtungsfeldes messen, integrieren Fabriken versteifende Trägerrahmen aus Kohlefaserlegierungen und ordnen die Bauelemente symmetrisch an.

Geopolitische Förderprogramme und weltweite Fertigungsstandorte

Die immensen Investitionskosten für High-NA-Lithografie und moderne Gehäusefertigung haben die weltweite Industriepolitik tiefgreifend verändert. Förderprogramme wie der US CHIPS Act, der European Chips Act sowie staatliche Subventionen in Japan und Südkorea mobilisieren dutzende Milliarden Dollar an öffentlichen Geldern, um Halbleiterfabriken in die jeweiligen Regionen zu holen. Neue Fertigungskomplexe in Arizona, Ohio, Dresden und Kumamoto belegen das Bestreben, Lieferketten geografisch breiter aufzustellen und die historische Konzentration auf Ostasien abzufedern.

Beim Vorstoß in den Sub-2-Nanometer-Bereich entscheidet nicht mehr allein die Frage, wer den kleinsten Einzeltransistor auf Silizium bannt. Den Ausschlag im weltweiten Wettbewerb geben künftig jene Hersteller, die hochentwickelte lithografische Präzision auf dem Wafer mit meisterhafter Gehäusetechnik verbinden, um energieeffiziente, zuverlässige und hochintegrierte Rechensysteme für die digitale Wirtschaft bereitzustellen.